표제지

요약

Abstract

목차

제1장 서론 12

제2장 배경 이론 14

2.1. 클럭/데이터 복원 회로 14

2.2. 일반적인 클럭/데이터 복원 회로의 구조 16

2.3. 하프-레이트 뱅뱅 위상 검출기 19

2.4. 기준 클럭 없는 클럭/데이터 복원 회로 22

2.5. 단일 루프 클럭/데이터 복원 회로 23

제3장 주파수 획득 범위에 제한이 없는 단일 루프 연속-레이트 클럭/데이터 복원 회로 25

3.1. 제안하는 CDR의 구조 및 동작 원리 25

3.2. 뱅뱅 위상 검출기 27

3.3. FD 제어기 30

3.4. 모드 스위치 34

3.5. 주파수 검출기 37

3.6. 전하 펌프 40

3.7. 전압 제어 발진기 43

3.8. 고정 검출기 45

제4장 모의 실험 결과 및 고찰 47

4.1. 제안하는 CDR의 레이아웃 47

4.2. 제안하는 CDR의 모의 실험 결과 50

4.3. 제안하는 CDR의 성능 비교 56

제5장 결론 58

참고문헌 59

표 4.1. 단일 루프로 설계된 CDR 성능 비교표 56

그림 2.1. 클럭/데이터 복원 회로의 기본 동작 14

그림 2.2. 데이터와 클럭의 위상 15

그림 2.3. 일반적인 클럭/데이터 복원 회로의 구조 16

그림 2.4. 위상차에 따른 위상 검출기의 출력 전압 17

그림 2.5. 일반적인 선형 위상 검출기의 구조 17

그림 2.6. 일반적인 뱅뱅 위상 검출기의 구조 18

그림 2.7. 풀-레이트와 하프-레이트의 클럭 비교 19

그림 2.8. 일반적인 하프-레이트 뱅뱅 위상 검출기의 구조 20

그림 2.9. 두 개의 하프-레이트 뱅뱅 위상 검출기의 동작 21

그림 2.10. 기준 클럭 있는 클럭/데이터 복원 회로의 구조 22

그림 2.11. 일반적인 기준 클럭 없는 이중 루프 클럭/데이터 복원 회로의 구조 23

그림 2.12. 일반적인 단일 루프 클럭/데이터 복원 회로의 구조 24

그림 3.1. 제안하는 CDR의 구조 25

그림 3.2. 네 가지 모드의 알고리즘 순서도 26

그림 3.3. (a) 첫 번째 뱅뱅 위상 검출기의 구조 (b) 첫 번째 뱅뱅 위상 검출기의 동작 28

그림 3.4. (a) 두 번째 뱅뱅 위상 검출기의 구조 (b) 두 번째 뱅뱅 위상 검출기의 동작 29

그림 3.5. FD 제어기의 블록도 30

그림 3.6. 데이터와 샘플링 지점의 타이밍도 31

그림 3.7. FUP과 FUP_EX의 타이밍도 31

그림 3.8. 카운터의 블록도 32

그림 3.9. FUP 신호의 발생 빈도 32

그림 3.10. 주파수 비에 따른 FUP과 FUP_EX 신호 33

그림 3.11. 모드 스위치의 블록도 34

그림 3.12. 모드 스위치의 동작 35

그림 3.13. 초기 출력 주파수에 따른 CDR의 모드 변화 36

그림 3.14. 제안하는 주파수 검출기의 구조 37

그림 3.15. 주파수 획득 과정의 타이밍도 38

그림 3.16. 전하펌프의 구조 41

그림 3.17. 전류 매칭 시뮬레이션 결과 42

그림 3.18. 링 전압 제어 발진기의 블록도 43

그림 3.19. 링 전압 제어 발진기의 지연 셀 44

그림 3.20. 링 전압 제어 발진기의 코너 시뮬레이션 결과 45

그림 3.21. 고정 검출기의 블록도 46

그림 4.1. 칩의 최상위 레이아웃과 핀 배치도 47

그림 4.2. 제안하는 CDR의 레이아웃 48

그림 4.3. 제안하는 위상 검출기의 레이아웃 49

그림 4.4. 제안하는 CDR의 시뮬레이션 결과 50

그림 4.5. 초기 주파수에 따른 시뮬레이션 결과 51

그림 4.6. 주파수 획득 과정의 시뮬레이션 결과 52

그림 4.7. 복원된 클럭의 아이-다이어그램 53

그림 4.8. 제안하는 CDR의 연속-레이트 시뮬레이션 54

그림 4.9. 주파수 고정 이후 제어 전압의 리플(ripple) 55