인터페이스 회로에 있어서 필요한 데이터 전송량이 증가함에 따라 고속의 데이터를 복원하는 클럭/데이터 복원회로(clock and data recovery, CDR)의 중요성이 높아지고 있다. 종래의 단일 루프 CDR은 면적과 전력소모에 강점을 가지지만, 제한적인 동작 범위와 동작 속도를 가지고 있다. 이를 해결하기 위해 본 논문에서 새로운 방식의 주파수 획득 과정을 제안한다.

제안하는 클럭/데이터 복원 회로는 단일 루프로 이루어져 있으며, 고속의 데이터를 안정적으로 복원하기 위해 하프-레이트(half-rate)에서 동작하도록 설계되었다. 데이터 정보를 샘플링하는 뱅뱅 위상검출기(bang-bang phase detector, BBPD), 샘플링 된 정보를 이용하여 주파수의 속도를 판단하는 주파수검출기(frequency detector, FD), 루프 필터(loop filter) 및 전압제어 발진기(voltage-controlled oscillator, VCO)가 단일 루프를 형성하며, 주파수의 획득 범위가 좁은 단일 루프 CDR의 단점을 개선하기 위한 FD 제어기(FD controller), 모드 스위치(mode switch) 그리고 연속-레이트 기능을 수행하도록 하는 고정검출기(lock detecor)를 제안한다.

FD 제어기는 목표 주파수가 입력 주파수보다 낮거나 높은 경우를 감지하여 FD의 동작 범위를 확장시켜 줄 뿐만 아니라, 목표 주파수를 효율적으로 획득하게 하고, 모드 스위치는 주파수 획득 단계를 총 4단계로 나누어 빠르게 목표 주파수를 찾아갈 수 있도록 한다. 그 결과 제안하는 CDR은 VCO의 동작 범위 내에서 제한 없이 주파수를 획득 할 수 있으며, 기준 클럭이 필요 없어 다양한 회로에 쉽게 적용할 수 있다.

제안하는 CDR은 Samsung 28nm CMOS 공정에서 모의실험 및 레이아웃을 진행하였다. 모의실험 결과 8Gb/s에서 26Gb/s까지의 입력 데이터의 주파수를 획득하는 것을 확인하였다. 9GHz의 초기 VCO 출력 주파수로부터 각각의 입력 데이터의 주파수를 획득하는데 걸린 시간은 각각 0.47㎲, 0.42㎲이며, 10GHz의 출력 클럭에 대하여 2.14㎰의 지터를 가진다. 또한 1.0V의 공급전압에서 21.5mW의 전력소모를 보인다.