표제지
요약
Abstract
목차
제1장 서론 13
제2장 아날로그/디지털 변환기 개요 21
2.1. 아날로그/디지털 변환기의 기본 원리 21
2.1.1. 아날로그/디지털 변환기의 개요 21
2.1.2. 아날로그/디지털 변환기의 샘플링 주파수 이론 23
2.1.3. 아날로그/디지털 변환기의 해상도 24
2.1.4. 아날로그/디지털 변환기의 양자화 오차 25
2.2. SAR ADC 28
2.2.1. SAR ADC의 기본 구조 28
2.2.2. SAR ADC의 동작 방식 30
2.2.3. SAR ADC의 커패시터 D/A 변환기 31
2.3. 싱글 슬로프 ADC 36
2.3.1. 싱글 슬로프 ADC의 기본 구조 36
2.3.2. SS ADC의 동작 방식 37
2.3.3. SS ADC의 램프 발생기 38
제3장 제안하는 SAR/SS A/D변환기 설계 40
3.1. 제안하는 하이브리드 ADC 40
3.2. 제안하는 SAR-싱글슬로프 ADC의 구조 및 동작 43
3.2.1. 제안하는 SAR-싱글슬로프 ADC의 구조 43
3.2.2. 제안하는 SAR-싱글슬로프 ADC의 동작 47
3.3. 제안하는 하이브리드 ADC의 설계 50
3.3.1. SAR 로직 및 시프트 레지스터 50
3.3.2. 더블 테일 래치 비교기 54
3.3.3. 캐패시터 DAC 56
3.3.4. 타이밍 블록 60
3.3.5. 출력 레지스터 69
제4장 실험 및 고찰 71
4.1. SAR-싱글슬로프 구조의 ADC 선정 71
4.2. 제안하는 SAR-싱글슬로프 ADC 의 모의실험 결과 73
4.2.1. 선 모의실험 결과 73
4.2.2. 후 모의실험 결과 76
4.3. 제안하는 하이브리드 ADC 의 측정 결과 81
제5장 결론 101
참고문헌 103
표 1.1. 파이프라인 - SAR ADC들의 성능 표 15
표 1.2. 플래시-SAR ADC 들의 성능 표 15
표 1.3. 노이즈 쉐이핑 SAR ADC 들의 성능 표 16
표 1.4. SAR-싱글 슬로프 ADC 들의 성능 표 17
표 4.1. 제안하는 ADC의 설계 사양 72
표 4.2. 제안하는 ADC의 선 모의실험 결과 75
표 4.3. 제안하는 ADC의 후 모의실험 결과 80
표 4.4. 제안하는 ADC의 선/후 모의실험 결과 및 측정 결과 98
표 4.5. 제안하는 ADC의 성능 비교표 100
그림 1.1. 선형 탐색 알고리즘의 예시 18
그림 1.2. 점프 탐색 알고리즘의 예시 19
그림 1.3. 이진 탐색 알고리즘의 예시 20
그림 2.1. 아날로그/디지털 변환 과정 22
그림 2.2. 주파수 공간에서의 나이퀴스트 샘플링 이론 개념 23
그림 2.3. 양자화 오차 25
그림 2.4. 입력신호의 양자화 과정 및 양자화 오차의 값 26
그림 2.5. 일반적인 SAR ADC의 블록 다이어그램 29
그림 2.6. SAR ADC의 동작 31
그림 2.7. 샘플링 단계의 4 비트 캐패시터 DAC 32
그림 2.8. MSB 단계의 4 비트 캐패시터 DAC 33
그림 2.9. MSB-1 단계의 4 비트 캐패시터 DAC 34
그림 2.10. 커먼 센트로이드 방식을 적용한 캐패시터 DAC 레이아웃 35
그림 2.11. 일반적인 싱글 슬로프 ADC의 블록 다이어그램 36
그림 2.12. Single Slope ADC의 동작 37
그림 2.13. 아날로그 램프 함수 발생기 38
그림 2.14. 디지털 램프 함수 발생기 39
그림 3.1. 해상도에 따른 점프탐색 알고리즘과 선형탐색 알고리즘의 변환 시간 41
그림 3.2. 오프셋 오류로 인한 입력신호에 따른 SAR 와 싱글슬로프 ADC의 디지털 코드 42
그림 3.3. 제안하는 재구성 가능한 SAR-싱글슬로프 ADC의 블록도 43
그림 3.4. 제안하는 타이밍 블록의 블록도 44
그림 3.5. 비교기가 반전 되는 비트와 이상적인 비트 변환 범위 45
그림 3.6. 제안하는 ADC의 캡쳐 셀 46
그림 3.7. 제안하는 ADC의 플로우 차트 47
그림 3.8. 제안하는 ADC의 캐패시터 DAC 49
그림 3.9. 제안하는 ADC의 타이밍 블록 50
그림 3.10. SAR 로직의 레이아웃 52
그림 3.11. SAR 로직의 블록 다이어그램 53
그림 3.12. 더블 테일 래치 비교기의 회로도 54
그림 3.13. 비교기의 N 채널과 P 채널의 비교 특성에 대한 모의실험 55
그림 3.14. 제안된 ADC의 캐패시터 DAC 56
그림 3.15. 스플릿 캐패시터를 이용한 캐패시터 DAC의 일반적인 커먼 센트로이드 플로어 플랜 57
그림 3.16. 제안된 ADC의 10 비트 캐패시터 DAC 플로어 플랜 58
그림 3.17. 제안된 ADC의 캐패시터 DAC 레이아웃 59
그림 3.18. 타이밍 블록의 카운터 회로도 60
그림 3.19. 카운터 회로의 RESET_12 신호 모의실험 결과 62
그림 3.20. 카운터 회로의 RESET_14 신호 모의실험 결과 62
그림 3.21. 카운터 회로의 레이아웃 63
그림 3.22. 싱글슬로프 ADC 제어 카운터 회로의 블록 다이어그램 64
그림 3.23. 싱글슬로프 ADC 제어 카운터 회로의 타이밍 다이어그램 65
그림 3.24. 싱글슬로프 ADC 제어 카운터 회로의 레이아웃 66
그림 3.25. 타이밍 블록의 캡쳐 셀의 블록 다이어그램 67
그림 3.26. 타이밍 블록의 캡쳐 셀의 레이아웃 68
그림 3.27. 타이밍 블록의 레이아웃 68
그림 3.28. 출력 레지스터의 블록 다이어그램 69
그림 3.29. 출력 레지스터의 레이아웃 70
그림 4.1. 12 비트 모드에서의 선 모의실험 FFT 결과 74
그림 4.2. 14 비트 모드에서의 선 모의실험 FFT 결과 74
그림 4.3. 제안하는 하이브리드 ADC의 레이아웃도 76
그림 4.4. 12 비트 모드에서의 후 모의실험 FFT 결과 77
그림 4.5. 14 비트 모드에서의 후 모의실험 FFT 결과 77
그림 4.6. (a) INL 및 (b) DNL의 후 모의실험 결과 78
그림 4.7. 후 모의실험 결과의 전력소모에 대한 파이차트 79
그림 4.8. 설계된 SAR-싱글슬로프 ADC의 칩 사진 82
그림 4.9. 제작된 SAR-싱글슬로프 ADC의 인쇄 기판 회로 사진 83
그림 4.10. 제작된 하이브리드 ADC의 측정환경 84
그림 4.11. 제작된 하이브리드 ADC의 측정과정 85
그림 4.12. 측정된 ADC의 리셋 신호 파형 86
그림 4.13. 측정된 ADC의 비교기 신호 파형 86
그림 4.14. 램프 함수를 입력했을 때 ADC의 출력 88
그림 4.15. 로직 분석기로 복원된 램프 파형 및 디지털 코드 89
그림 4.16. 로직 분석기로 복원된 사인 파형 및 디지털 코드 89
그림 4.17. 12 비트 모드에서의 측정파형 FFT 결과 90
그림 4.18. 14 비트 모드에서의 측정파형 FFT 결과 91
그림 4.19. 제안하는 하이브리드 ADC의 가변 클럭 주파수 측정 92
그림 4.20. 측정 시 사용된 입력신호의 주파수별 유효 비트 수 93
그림 4.21. 제안하는 하이브리드 ADC의 가변 입력 주파수 측정 93
그림 4.22. 제안하는 하이브리드 ADC의 선형성 측정 결과 (a) INL, (b) DNL 94
그림 4.23. 제안하는 하이브리드 ADC의 전력 소모량 95