표제지
요약
Abstract
목차
약어 12
제1장 서론 13
제2장 배경이론 15
2.1. 고속 직렬 링크 인터페이스 구조(Serial-Link Interface) 15
2.2. 채널(Channel) 16
2.2.1. 채널 모델링(Channel modeling) 16
2.3. 데이터 전송 기법 18
2.3.1. 비제로 복귀(Non-Return-to-Zero) 18
2.3.2. 4레벨 펄스 진폭 변조(4 level Pulse Amplitude Modulation) 19
2.4. 등화 기법(Equalization) 21
2.4.1. CTLE (Continuous Time Linear Equalizer) 22
2.4.2. DFE (Decision Feedback Equalizer) 25
2.5. 클럭 및 데이터 복원회로(Clock and Data recovery) 27
2.6. PAM-4 수신기 설계 이슈 29
제3장 제안하는 듀얼 모드 문턱 전압을 통해 샘플러 전압 변동에 대해 낮은 민감도를 갖는 PAM-4 수신기 30
3.1. 수신기 전체 시스템 블록 다이어그램 30
3.2. CTLE & Pre-amp 31
3.3. Sample and Hold 35
3.4. 샘플러 (Sampler) 37
3.5. 시간 기반 LSB 디코더 및 듀얼 모드 문턱 전압 38
3.5.1. The background of Time-based LSB Decoder 38
3.5.2. 듀얼 모드 문턱 전압 40
3.6. 문턱 전압 적응 알고리즘 50
3.6.1. 문턱 전압 적응 알고리즘 분석 51
3.7. 모드 선택 (Mode Selection) 54
3.8. 클럭 및 데이터 복원 회로 55
제4장 시뮬레이션 결과 및 고찰 58
4.1. PAM-4 송신기 회로의 레이아웃 58
4.2. PAM-4 송신기 회로 포스트 레이아웃 시뮬레이션 결과 61
4.3. 제안하는 PAM-4 수신기 회로의 레이아웃 62
4.3.1. 모의 시뮬레이션 환경 65
4.3.2. 제안하는 문턱 전압 적응 포스트 레이아웃 시뮬레이션 66
4.3.3. CDR 포스트 레이아웃 시뮬레이션 68
4.3.3. PRBS Checkr 포스트 레이아웃 시뮬레이션 70
4.4. 블록 별 회로의 전력소모 72
4.5. 제안하는 회로의 성능요약 75
4.6. 성능 비교 표 75
제5장 결론 78
참고문헌 80
표 1. 제안하는 문턱 전압 적응의 평균 시간에 대한 분석 51
표 2. 샘플러 전압변동에 대한 민감도 성능 요약 76
표 3. 성능 비교표 77
그림 2.1. 고속 직렬 링크 인터페이스 구조 15
그림 2.2. 전송선로 등가 모델 (a)이상적인 모델 (b) 손실 모델 16
그림 2.3. 전송선로 임피던스 매칭 17
그림 2.4. NRZ와 RZ (a) 데이터 파형 (b) 전력 스펙트럼 밀도 18
그림 2.5. NRZ 신호 (a)눈 다이어그램 (b) 데이터 검출기 19
그림 2.6. PAM-4 신호 (a) 데이터 파형 (b) 전력 스펙트럼 밀도 20
그림 2.7. PAM-4 신호 (a) 눈 다이어그램 (b) 데이터 검출기 20
그림 2.8. 이상적인 등화기의 개념 21
그림 2.9. CTLE 구조 및 전달함수 22
그림 2.10. CTLE의 소스 축퇴 저항, 커패시터 가변 주파수 응답 24
그림 2.11. 연속 시간 선형 등화기의 주파수 응답 24
그림 2.12. N-탭 결정 피드백 등화기 구조 25
그림 2.13. 결정 피드백 등화기 (a) Direct DFE (b) Speculative DFE 26
그림 2.14. 클록 및 데이터 복원 회로의 기능 27
그림 2.15. 일반적인 클록 및 데이터 복원 회로 블록도 28
그림 3.1. 제안하는 PAM-4 수신기의 전체 블록 다이어그램 30
그림 3.2. 아날로그 프론트엔드 배치와 CTLE 회로 32
그림 3.3. 주파수 응답 (a) 채널 (b) 아날로그 프론트엔드 33
그림 3.4. 아날로그 프론트엔드에 의해 등화된 눈 다이어그램 34
그림 3.5. 샘플 앤 홀드 회로도 35
그림 3.6. 샘플 앤 홀드를 통과한 눈 다이어그램 36
그림 3.7. Strong-arm latch 회로도 37
그림 3.8. PAM-4 데이터에 따른 전압 차이 38
그림 3.9. 입력 전압에 따른 샘플러 지연 모델링 39
그림 3.10. 시간 기반 LSB 디코더 회로도 40
그림 3.11. 입력 데이터와 문턱 전압에 따른 샘플러 지연 모델링 41
그림 3.12. 문턱 전압에 따른 LSB의 BER 시뮬레이션 (a) 테스트 환경 (b) 입력 데이터 (c) 문턱 전압 42
그림 3.13. 데이터의 공통 모드 전압 변동 환경에서의 LSB of BER 실험 결과 43
그림 3.14. 데이터의 공통 모드 전압 변동에 대한 샘플러 지연 모델 (a) 증가 (b) 감소 44
그림 3.15. 문턱 전압의 공통 모드 전압 변동에 따른 LSB의 BER 46
그림 3.16. 문턱 전압의 공통 모드 전압 변동에 대한 샘플러 지연 모델 (a) 증가 (b) 감소 47
그림 3.17. RLM 왜곡에 따른 LSB의 BER 48
그림 3.18. RLM 왜곡에 따른 샘플러 지연 모델 49
그림 3.19. 문턱 전압 적응 프로세스 50
그림 3.20. 문턱 전압 적응 시간에 대한 히스토그램 53
그림 3.21. PAM4 신호의 데이터 천이 55
그림 3.22. PLL 기반 PAM-4 클럭 및 데이터 복원 회로 56
그림 4.1. PAM-4 송신기 회로 레이아웃 58
그림 4.2. 송신기 전체 회로 레이아웃 60
그림 4.3. 임피던스 매칭이 적용된 PAM4 송신기의 눈 다이어그램 61
그림 4.4. 제안하는 PAM-4 수신기 및 PRBS checker 레이아웃 62
그림 4.5. 제안하는 PAM-4 수신기 및 PRBS checker top cell 64
그림 4.6. 채널의 S21 파라미터 시뮬레이션 그래프 65
그림 4.7. 문턱 전압 적응 프로세스 66
그림 4.8. 제안하는 문턱 전압 적응 포스트 레이아웃 시뮬레이션 결과 67
그림 4.9. 제안하는 문턱 전압 적응이 적용된 PAM-4 데이터 67
그림 4.10. 2.5 GHz의 복원된 클럭 눈 다이어그램 69
그림 4.11. PRBS checker 시뮬레이션 71
그림 4.12. 송신기 블록 별 전력 소모 72
그림 4.13. 수신기 블록 별 전력 소모 73
그림 4.14. PRBS Checker 블록 별 전력 소모 74