본 논문에서는 듀얼 모드 문턱 전압을 통해 샘플러의 전압 변동에 대한 민감도가 감소된 PAM-4(펄스 진폭 변조-4) 수신기 회로에 대해 설명한다. 제안된 PAM-4 수신기는 나이퀴스트 주파수 범위까지 CTLE 및 VGA를 통해 데이터 손실을 보정하며 20 Gb/s의 고속 데이터 수신이 가능하다. 고속 클럭 동작에 따른 동적 파워를 고려하여 쿼터-레이트 구조로 설계되었다. 클럭 및 데이터 복구를 수행하기 위해 외부 레퍼런스 클럭을 이용하여 주파수 획득을 수행하고 복구된 클럭의 속도는 2.5 GHz이다. 문턱 전압 적응을 통해 데이터 레벨 찾고 적응된 데이터 레벨을 외부에서 칩 내부의 전압 변동 환경과 비교하여 환경에 따라 적절한 문턱 전압 적용이 가능하다.
제안한 수신기 회로는 전압 변동에 따른 샘플러의 안정성을 높이고 비트 에러율을 개선하기 위해 시간 기반 LSB 디코더에 듀얼 모드 문턱 전압을 적용한다. 그리고 랜덤 데이터 기반 문턱 전압 적응 알고리즘을 제안하여 지속적인 문턱 전압 적응을 통해 샘플러의 전압 변동에 대한 견고성을 증가하였다. 문턱 전압 적응 알고리즘을 간소화하여 하나의 에러 샘플러를 통해 빠른 시간 내에 문턱 전압 적응을 수행하여 빠른 적응 시간, 낮은 전력 소비, 하드웨어 부하 감소, 연속적인 문턱 전압 적응이 가능하다.
제안한 회로는 65 nm CMOS 공정과 XMODEL을 사용하여 아이디어 검증 및 시뮬레이션을 수행하였다. 그리고 삼성 28 nm CMOS 공정을 사용하여 시뮬레이션 및 레이아웃을 수행하였다. 여러 전압 변동 환경에서 데이터의 LSB 비트 에러율에 대한 테스트를 진행하여 샘플러의 민감도에 대한 시뮬레이션 검증을 진행하였다. 전압 변동 환경은 ① 데이터의 공통 모드 전압 변동 ② 문턱 전압의 공통 모드 전압 변동, ③ RLM 왜곡에 대해 고려하였으며 데이터 레벨을 문턱 전압으로 적용했을 때 비트 에러율이 개선되는 것을 증명하였다. 또한, 제안한 문턱 전압 알고리즘을 10,000 회 수행했을 때, 적응 시간 범위는 500 ns~1.1 us로 평균 705 ns가 소요되었다. 포스트 레이아웃 시뮬레이션 결과, 세 번의 문턱 전압 적응에 대해 각각 615 ns, 550 ns, 584 ns가 소요되었으며 적응 시간은 XMODEL을 통한 적응 시간 범위 내와 동일함을 확인하였다.