표제지
국문초록
목차
제1장 서론 12
제2장 ISDM의 동작 15
제1절 Sigma-Delta Modulator의 기본 동작 15
1. Oversampling ADC 15
2. Noise Shaping 17
제2절 Incremental Sigma-Delta Modulator 19
1. ISDM의 기본 동작 19
2. High-order ISDM 20
3. Multi-bit ISDM 25
제3장 2차 3-레벨 ISDM 구조 30
제1절 구조 설명 30
제2절 MATLAB 모델링 33
제4장 2차 3-레벨 ISDM 기본설계 37
제1절 아날로그 블록의 설계 37
1. 적분기 37
2. 3-레벨 DAC 38
3. 3-레벨 ADC 40
제2절 디지털 블록의 설계 44
제3절 구현결과 47
제5장 2차 3-레벨 ISDM 성능 향상 51
제1절 DEM 51
1. 3-레벨 DAC의 비이상적 특성 51
2. DEM 52
3. 기존 DAC - 커패시터 스위칭 DEM 54
4. 제안하는 DAC - 레퍼런스 스위칭 DEM 60
제2절 Chopping 66
1. Offset 문제 66
2. Chopping 69
제3절 디지털 에러 보정 73
제6장 결론 80
참고문헌 83
ABSTRACT 86
표 3.1. 2차 3-레벨 ISDM의 ENOB (이론 값) 32
표 3.2. 2차 3-레벨 ISDM의 ENOB (MATLAB) 36
표 4.1. 구현한 2차 3-레벨 ISDM의 성능 48
표 4.2. 2차 3-레벨 ISDM의 ENOB (회로 시뮬레이션) 50
표 5.1. 커패시터 스위칭 DEM이 적용된 2차 3-레벨 ISDM 59
표 5.2. 레퍼런스 스위칭 DEM이 적용된 2차 3-레벨 ISDM 65
표 5.3. Of fset 이 있는 증폭기를 포함한 2차 3-레벨 ISDM의 MATLAB 모델링 68
표 5.4. Chopping을 적용한 2차 3-레벨 ISDM MATLAB 모델링 72
표 5.5. Chopping이 적용된 2차 3-레벨 ISDM의 디지털 에러 보정 MATLAB 모델링. 79
표 6.1. 구현한 회로의 동적 ENOB 성능 82
표 6.2. 구현한 회로의 정적 INL 성능 82
그림 1.1. 배터리 관리 시스템의 블록도 예제. 12
그림 1.2. High-side 전류 센싱의 블록도 예제. 13
그림 2.1. 기본 구조 SDM 블록도. 15
그림 2.2. 양자화 잡음 스펙트럼. (a) Nyquist rate sampl ing, (b) Oversampling 16
그림 2.3. Z-영역에서 SDM의 블록도. 17
그림 2.4. SDM의 전력 스펙트럼. 18
그림 2.5. 기본구조 ISDM의 블록도. 19
그림 2.6. 2차 ISDM의 블록도 예제. 21
그림 2.7. 2-레벨 양자화기의 출력과 잡음. (a) 양자화기의 출력, (b) 양자화기의 잡음 24
그림 2.8. 1차 3-레벨 ISDM의 블록도 예제. 26
그림 2.9. 3-레벨 양자화기의 출력과 잡음. (a) 양자화기의 출력, (b) 양자화기의 잡음 27
그림 2.10. 비선형 DAC를 포함한 1차 3-레벨 ISDM의 블록도 예제. 29
그림 3.1. N차 L-레벨 ISDM의 해상도. 31
그림 3.2. 구현한 ISDM의 블록도. 34
그림 3.3. 구현한 ISDM의 MATLAB 모델링. (a) OSR = 512, (b) OSR = 1024, (c) OSR = 2048 35
그림 4.1. 적분기 회로. 37
그림 4.2. 3-레벨 DAC를 포함한 적분기 회로. 39
그림 4.3. 3-레벨 ADC 회로. (a) LSB 비교기, (b) MSB 비교기, (c) 3-레벨 ADC 클럭 43
그림 4.4. 디지털 필터 회로. (a) Up/down 카운터, (b) Accumulator 46
그림 4.5. MPW 레이아웃. 47
그림 4.6. 2차 3-레벨 ISDM의 회로 시뮬레이션. (a) OSR = 512, (b) OSR = 1024, (c) OSR = 2048 49
그림 5.1. DEM의 블록도. (a) 기본구조 DEM의 블록도 (b) DWA의 블록도 (c) DWA의 동작 53
그림 5.2. Mismatch가 있는 기존 3-레벨 DAC 회로. (a) 기본 동작, (b) 커패시터 스위칭 동작, (c) 커패시터 스위칭 DEM 출력 56
그림 5.3. 2차 3-레벨 ISDM의 회로 시뮬레이션. (a) mismatch (b) 커패시터 스위칭 58
그림 5.4. Mismatch가 있는 제안하는 3-레벨 DAC 회로. (a) 기본 동작, (b) 레퍼런스 스위칭 동작, (c) 레퍼런스 스위칭 DEM 출력 62
그림 5.5. 2차 3-레벨 ISDM의 회로 시뮬레이션. (a) mismatch (b) 레퍼런스 스위칭 64
그림 5.6. 내부 증폭기에 of fset이 있는 적분기 회로. 66
그림 5.7. 설계한 증폭기의 몬테 카를로 시뮬레이션. 67
그림 5.8. Chopping을 적용한 증폭기 회로. (a) 증폭기, (b) Chopper swi tch의 동작, (c) Of fset의 변환 70
그림 5.9. Chopper switch를 포함한 적분기 회로. (a) 적분기 (b) Chopping 클럭 71
그림 5.10. ADC의 정적 성능 저하 요인. (a) Of fset 에러, (b) 전압이득 에러 74
그림 5.11. 디지털 에러 보정. 75
그림 5.12. 기본구조 2차 3-레벨 ISDM의 디지털 에러 보정 시뮬레이션. (a) 보정 전 (b) 보정 후 77
그림 5.13. DEM이 적용된 2차 3-레벨 ISDM의 디지털 에러 보정 시뮬레이션. (a) 커패시터 스위칭 DEM (b) 레퍼런스 스위칭 DEM 78
그림 5.14. Chopping이 적용된 2차 3-레벨 ISDM의 디지털 에러 보정 MATLAB 모델링. 79