이 논문은 수신기 설계를 개선하기 위해 CTLE 적응 및 PAM-4 Baud-rate 위상 검출기의 사용을 제안합니다. 이 논문은 섹션 II 에서 등화 및 CDR 의 기본 개념을 분석하고 논의합니다. 섹션 III 에서는 확률론적 CTLE 적응을 활용하여 아이 폭을 최대화하는 8-16 Gb/s 의 레퍼런스리스 수신기를 제안합니다. CTLE 적응 기술은 순차적 샘플의 32 개 심볼 히스토그램의 가중 합산을 통해 epsilon-제약 최적화 기반 가중치 검색 알고리즘을 사용하여 금색 가중치를 얻는 것을 포함합니다. 엣지 및 데이터 샘플 공유는 추가 아날로그 하드웨어 없이 레퍼런스리스 CDR 및 CTLE 적응 모두를 가능하게 합니다. 프로토타입 칩은 0.029 mm²의 유효 면적을 차지하며 28-nm CMOS 기술로 제작되었습니다. 측정 결과 제안된 적응 기술은 최적의 CTLE 계수를 달성하며 1.11 pJ/b 의 우수한 전력 효율성을 나타냅니다.
이 논문의 섹션 IV 에서는 CMOS 이미지 센서 링크를 위한 PAM-4 수신기 설계가 제시됩니다. 제안된 솔루션은 적응형 결정 피드백 이퀄라이저(DFE)와 결합할 때 전통적인 sign-sign Mueller-Muller(SS-MM) PD 에서 겪는 데드 존 문제를 해결합니다. 제안된 접근 방식은 바이어스 상태를 가진 sign-sign 최소 평균 제곱 오차(SS-MMSE) PD 를 사용하여 최적의 유일한 락킹 포인트를 달성하여 데드 존을 회피하고 불안정성을 방지합니다. 또한, 제안된 SS-MMSE PD 는 전통적인 SS-MM PD 보다 1.5 배 높은 상태 검출 전환을 나타냅니다. 제안된 솔루션은 40-nm CMOS 기술로 제작된 프로토 타입 PAM-4 RX 칩으로 테스트되며, 15.8 dB 손실 채널에서 10-9 미만의 비트 오류율(BER)을 보입니다. 프로토타입의 총 전력 소비는 12 Gb/s 에서 46.6 mW 이며, Nyquist 주파수에서 채널 손실당 에너지 효율성인 0.24 pJ/b/dB 의 성능 지표를 달성합니다.