표제지
목차
Abstract 10
제1장 서론 11
제2장 동작원리 13
2-1. 일반적인 ADC의 동작 및 구조 13
2-2. ADC의 주요 성능 변수 및 수식 16
2-3. SAR ADC의 동작 및 구조 18
제3장 제안된 SAR ADC 회로 및 동작원리 23
3-1. 샘플 앤 홀드 단 23
3-2. 커패시터 어레이 단 26
3-3. 비교기 단 29
3-4. SAR 로직 단 31
3-5. DAC 제어 로직 단 33
3-6. DAC 단 34
3-7. 제안하는 SAR ADC 36
제4장 결과 및 고찰 38
4-1. 시뮬레이션 결과파형 분석 38
4-2. 주요 성능변수 평가 45
제5장 결론 48
참고문헌 49
별첨 54
[표 3.1] 커패시터 어레이 네트워크 단 비교 28
[표 4.1] SAR ADC 성능 요약 47
[그림 2.1] ADC 블록도 13
[그림 2.2] 일반적인 ADC 블록도 14
[그림 2.3] 비트 수와 샘플링 율에 따른 구분 16
[그림 2.4] ADC의 DNL 및 INL 특성 17
[그림 2.5] 일반적인 SAR ADC 18
[그림 2.6] 3비트 SAR ADC 코드 결정 과정 19
[그림 2.7] 샘플 모드 22
[그림 2.8] 홀드 모드 22
[그림 2.9] 전하 재분배 모드 22
[그림 3.1] 제안하는 ADC 설계 블록도 23
[그림 3.2] 샘플-앤-홀드 회로도 25
[그림 3.3] 일반적인 커패시터 어레이 회로도 26
[그림 3.4] 제안하는 커패시터 어레이 회로도 27
[그림 3.5] 커패시터 어레이 단 레이아웃 29
[그림 3.6] 비교기 단 회로도 31
[그림 3.7] SAR 로직 단 회로도 32
[그림 3.8] DAC 제어 로직 단 회로도 33
[그림 3.9] DAC 단 회로도 34
[그림 3.10] 연산증폭기 회로도 35
[그림 3.11] 제안하는 SAR ADC 전체 볼록도 36
[그림 3.12] SAR ADC 레이아웃 37
[그림 4.1] 샘플 앤 홀드 단 결과 39
[그림 4.2] 비교기 단 결과 40
[그림 4.3] SAR 로직 단 출력 41
[그림 4.4] 입력에 따른 DAC 제어 로직 단의 출력 신호 비교 43
[그림 4.5] DAC 단 시뮬레이션 결과 45
[그림 4.6] SAR ADC 성능 변수 46