표제지
초록
목차
Chapter 1. 서론 11
1.1. 배경지식 11
1.2. 논문의 구성 12
Chapter 2. 고속 시리얼 링크 13
2.1. 전통적인 방법 13
2.1.2. 바이너리 신호 13
2.1.2. PAM4 신호 14
2.2. Ternary 신호 16
2.2.1. 전통적인 방법과의 비교 16
2.2.2. Encoding/Decoding 17
2.2.3. 48B36T 코딩 18
Chapter 3. 전체 시스템 구조 22
3.1. 발신기의 구성 22
3.1.1. 시스템 구조 22
3.1.2. 36:4 직렬 변환기 23
3.1.3. 3tap 피드포워드 이퀄라이저와 4:1 직렬 변환기 24
3.1.4. Ternary driver 28
3.2. 수신기의 구성 30
3.2.1. 시스템 구조 30
3.2.2. 연속 시간 선형 등화기 31
3.2.3. 감지 증폭기의 구성 32
3.2.4. Offset 취소기 32
3.2.5. 4tap 피드백 이퀄라이저의 구성 33
3.2.6. 4:36 병렬 변환기 34
3.2.7. 적응형 클락 생성 35
3.2.8. 적응형 피드백 이퀄라이저 36
Chapter 4. 시뮬레이션 결과 37
4.1. System Verilog 모델링 시뮬레이션 37
4.1.1. 송수신기 EYE diagram 37
4.1.2. Offset 취소기 38
4.1.3. 송수신기 적응형 피드백 이퀄라이저 38
4.2. 아날로그 시뮬레이션 40
4.2.1. 3tap 피드포워드 이퀄라이저와 4:1 직렬변환기 40
4.2.2. Ternary driver 41
4.2.3. 연속 시간 선형 등화기 42
4.2.4. 감지 증폭기 43
4.2.5. 4tap 피드백 이퀄라이저 44
Chapter 5. 결론 45
참고 문헌 46
Abstract 47
Table 1. 바이너리 신호와 PAM4, Ternary 신호의 비교 18
Table 2. 4B3T encoding table 19
Table 3. MMPD working truth table 35
Table 4. DFE adaptation truth table 36
Figure 1. 아날로그 신호와 바이너리 신호의 비교 14
Figure 2. 바이너리 신호와 PAM4 신호의 비교 15
Figure 3. PAM4 신호의 EYE diagram 15
Figure 4. Level 개수에 의한 FOM 비교 16
Figure 5. 바이너리 신호와 PAM4, Ternary 신호의 비교 17
Figure 6. Bottle of 16B12T encoder 19
Figure 7. Carry look ahead 16B12T encoder 20
Figure 8. Carry look ahead 48B36T encoder 21
Figure 9. Ternary transmitter system 22
Figure 10. 36:4 serializer 23
Figure 11. 3:1 serializer 24
Figure 12. 3:1 serializer timing diagram 24
Figure 13. Latch ladder for 4:1 serializing and FFE 25
Figure 14. Traditional CML 4:1 serializer 26
Figure 15. Speed issue in traditional 4:1 serializer 26
Figure 16. Proposed pseudo CML 4:1 serializer 27
Figure 17. Timing diagram of proposed circuit 27
Figure 18. Working scheme at each state 28
Figure 19. Architectures of drivers 29
Figure 20. Channel modeling between transceiver 29
Figure 21. Ternary receiver system 30
Figure 22. Cherry-hooper CTLE 31
Figure 23. Proposed Sens Amplifier 32
Figure 24. Summing scheme for DFE in one phase 33
Figure 25. Architecture of 4:6 deserializer 34
Figure 26. MMPD working scheme 35
Figure 27. DFE adaptation scheme 36
Figure 28. EYE diagrams 37
Figure 29. EYE diagrams and data histograms 37
Figure 30. Offset cancel scheme at each sampler 38
Figure 31. Coefficients adaptation results 38
Figure 32. High-speed 4:1 serializer timing waveform 40
Figure 33. Pre-driver with 2-tap FFE 41
Figure 34. Main-driver simulation results 41
Figure 35. CTLE frequency response 42
Figure 36. Sens amplifier working range 43
Figure 37. DFE feed-back timing analysis 44