표제지
요약
Abstract
목차
제1장 서론 13
제2장 배경 이론 15
2.1. 고속 직렬 링크 인터페이스 15
2.2. 채널 (Channel) 16
2.2.1. 채널 모델링 (Channel modeling) 16
2.3. 출력 드라이버 (Output driver) 18
2.4. 데이터 전송 기법 22
2.4.1. 제로 복귀 신호(Return to Zero, RZ)와 비제로 복귀 신호(Non-Return-to-Zero, NRZ) 22
2.4.2. 4레벨 펄스 진폭 변조(Pulse Amplitude Modulation 4-levels, PAM-4) 24
2.5. 등화 기법 (Equalization) 25
2.5.1. 프리 앰퍼시스 (Pre-emphasis) 27
2.5.2. DFE(Decision-Feedback Equalizer) 28
2.5.3. CTLE(Continuous Time Linear Equalizer) 30
2.6. 라인 부호화 34
제3장 제안하는 최대 천이 제거와 천이 보상 기능을 적용한 PAM4 송신기 35
3.1. 송신기 전체 시스템블록도 35
3.2. 최대 천이 제거 (Maximum Transition Elimination) 39
3.2.1. PAM4 신호 천이 (PAM4 Signal Transition) 39
3.2.2. 최대 천이 제거 인코더 (Maximum Transition Elimination Encoder) 42
3.3. 천이 보상 회로 기능을 가진 출력 드라이버 단 48
3.3.1. 출력 드라이버 단 48
3.3.2. 2 to 6 인코더 (2 to 6 Encoder) 51
3.3.3. 천이 보상 회로 (Transition Compensation Circuit) 52
3.4. 직렬화기 (Serializer) 56
제4장 모의실험 결과 및 고찰 59
4.1. 제안하는 회로 모의실험 결과 59
4.1.1. 직렬화기의 시뮬레이션 출력 결과 59
4.1.2. 전체 송신단의 모의실험 결과 60
4.2. 제안하는 회로의 레이아웃 66
4.3. 제안하는 회로 성능 비교 68
제5장 결론 69
참고문헌 70
표 2.1. 출력 드라이버에 따른 성능 비교 21
표 2.2. 2B1Q 라인 부호화 34
표 3.1. 최대 천이 제거 알고리즘 44
표 3.2. 최대 천이 제거 인코더 비교 47
표 3.3. 2 to 6 인코딩 진리표 51
표 4.1. 제안한 송신기의 채널 통과 출력 눈 다이어그램의 (a) 눈의 높이 (b) 눈의 너비 65
표 4.2. 성능 비교 68
그림 2.1. 고속 직렬 인터페이스의 블록 다이어그램 15
그림 2.2. 전송선로 등가 (a) 무손실 모델 (b) 손실 모델 17
그림 2.3. 임피던스 정합 18
그림 2.4. 전압 모드 로직 출력 드라이버 19
그림 2.5. 전류 모드 로직 출력 드라이버 20
그림 2.6. 일반적인 채널 특성 22
그림 2.7. NRZ와 RZ (a) 데이터 파형 형태 (b) 전력 스펙트럼 밀도 23
그림 2.8. NRZ 눈 다이어그램 24
그림 2.9. PAM4의 (a) 데이터 파형 형태 (b) 전력 스펙트럼 밀도 24
그림 2.10. 이상적인 등화기의 개념 26
그림 2.11. 피드-포워드 프리 앰피시스 등화기 회로 27
그림 2.12. N-탭 결정 피드백 등화기 블록 다이어그램 28
그림 2.13. 2-Tap DFE가 적용된 채널의 펄스 응답 29
그림 2.14. 일반적인 CTLE의 구조 및 전달함수 31
그림 2.15. 저항 및 커패시터 값 조절에 따른 CTLE 이득 32
그림 2.16. 선형 피드-포워드 등화기의 노이즈 문제 33
그림 3.1. 제안하는 송신기의 시스템 블록 37
그림 3.2. 사용된 채널 모델의 특성 38
그림 3.3. PAM4의 천이 39
그림 3.4. PAM4의 천이 종류에 따른 1UI 펄스 응답 40
그림 3.5. (a) 최대 천이 제거 적용 전 (b) 최대 천이 제거 적용 후 눈 다이어그램의 예시 43
그림 3.6. 최대 천이 제거 알고리즘 플로우 차트 45
그림 3.7. 최대 천이 제거 알고리즘 RTL 맵 46
그림 3.8. 최대 천이 제거 알고리즘 테스트벤치 시뮬레이션 47
그림 3.9. 출력 드라이버 단 49
그림 3.10. 낮은 전압 차동 신호 출력 드라이버 50
그림 3.11. 천이 보상 회로를 결합한 출력 드라이버 단 53
그림 3.12. 천이 보상 로직 (a) 진리표 (b) RTL 맵 54
그림 3.13. 천이 보상 드라이버 55
그림 3.14. 천이 보상 회로를 통한 출력 눈 다이어그램 개선 55
그림 3.15. 전체 직렬화 단 56
그림 3.16. 10 to 1 Serializer의 (a) 펄스입력 (b) 구조 58
그림 4.1. 10 to 1 Serializer 출력 결과 59
그림 4.2. 제안한 PAM4 송신기의 채널 통과 출력 눈 다이어그램 63
그림 4.3. 제안하는 송신기 회로 레이아웃 66
그림 4.4. 제안하는 PAM4 송신기 회로 입출력 핀 67