표제지
요약
Abstract
목차
제1장 서론 12
제2장 기본 이론 14
2.1. 정재파비 측정 14
2.2. Sampling 17
2.3. FIR 필터 19
2.4. FFT 23
2.5. I/Q Demodulation 26
제3장 제안된 신호처리 기 설계 31
3.1. 전체 블록 설계 31
3.2. DDS 및 Sync logic 설계 32
3.3. FIR 필터 디자인 37
3.4. FFT 모델링 41
제4장 실험 및 결과 45
4.1. 신호발생기를 이용한 실험 및 결과 45
4.2. RF 모듈을 이용한 실험 및 결과 54
제5장 결론 58
참고문헌 60
표 1. VSWR값과 반사계수값 비교 15
표 2. Xilinx DDS IP 주요지표 37
표 3. FIR 필터 디자인 설정값 37
표 4. 시험장비 구성품 47
표 5. 하드웨어 보드 주요 사양 48
표 6. 주요 VSWR 분석장비 Sweep Speed 비교표 53
그림 1. 입사파와 반사파 15
그림 2. 정재파비 측정을 위한 Referenc path와 Receive path 16
그림 3. Sampling 결과 18
그림 4. Aliasing 19
그림 5. 저역 통과 필터 20
그림 6. FIR 필터 직접형 구조 21
그림 7. FIR 필터 전치형 구조 21
그림 8. Z-변환 24
그림 9. 시간 Decimation FFT 26
그림 10. Direct I/Q Sampling 27
그림 11. 시간에 따른 ADC 출력레벨 변화량 28
그림 12. Direct I/Q sampling 적용한 VSWR 그래프 29
그림 13. Digital Down Converter 구조 29
그림 14. 디지털 신호 처리기 전체 블록도 31
그림 15. 디지털 신호 처리 과정 32
그림 16. Reference path와 DDS사이의 Sync 34
그림 17. Reference path Sync 로직 35
그림 18. DDS Sync 로직 36
그림 19. Matlab을 활용한 FIR 필터 설계 38
그림 20. Matlab FIR 필터 계수 정규화 39
그림 21. Matlab FIR 필터 극점과 영점 39
그림 22. FPGA FIR 필터 시뮬레이션 그래프 41
그림 23. FPGA FFT 설정값 42
그림 24. 신호발생기 시험환경 46
그림 25. 구성된 하드웨어 보드 47
그림 26. 신호발생기 -40㏈m인가시 Reference, Receive단 측정레벨 48
그림 27. 신호발생기 -60㏈m인가시 측정레벨 (125㎑ down conversion경우) 49
그림 28. 신호발생기 -60㏈m인가시 측정레벨 (0㎐ down conversion경우) 50
그림 29. FPGA FFT 출력 51
그림 30. Vivado Logic Analyzer에 대한 FFT 분석 52
그림 31. 주파수 1포인트당 Sweep time 53
그림 32. 계측장비 구성품 54
그림 33. Sync logic이 없는 VSWR 1.5 그래프 55
그림 34. Sync logic 추가한 VSWR 1.5 그래프 56
그림 35. FFT Size에 따른 VSWR 1.5 그래프 비교 57