표제지
목차
논문개요 10
제1장 서론 12
제2장 이론적 배경 14
제1절 반도체 패키지 14
제1항 패키지의 주요 기능 14
제2항 반도체 패키지 설계 고려 사항 15
제2절 BGA(Ball Grid Array)와 PoP(Package On Package) 16
제3절 패키징 공정과 재료 18
제1항 패키징 공정 18
제2항 패키징의 주요 재료 23
제3장 실험 방법 25
제1절 PoP Top 시편 설계 및 제작 27
제2절 EMC Properties와 CTE 34
제3절 패키지의 휨 측정 36
제4장 결과 및 고찰 41
제1절 몰딩 후 패키지 휨 예측 41
제2절 몰딩 후 패키지 휨 측정 결과 및 고찰 42
제1항 Strip warpage 측정 결과 및 분석 42
제2항 패키지 평탄도 측정 및 분석 결과 45
제3절 패키지의 고온 휨 측정 결과 및 고찰 47
제4절 패키지 휨 발생 메커니즘 52
제1항 상온 패키지 휨 발생 메커니즘 52
제2항 고온 패키지 휨 발생 메커니즘 54
제5장 결론 55
참고문헌 57
Abstract 58
〈표 3-1〉 실험 조건 25
〈표 3-2〉 패키지 재료의 구성 및 사이즈 27
〈표 3-3〉 몰딩 조건 31
〈표 3-4〉 포스트 몰드 큐어 조건 31
〈표 3-5〉 JEDEC 표준 리플로우 프로파일 33
〈표 3-6〉 패키지 재료 특성 34
〈표 3-7〉 EMC의 구성 성분비와 기능 35
〈표 4-1〉 스트립 워피지 값 43
〈표 4-2〉 유닛 평탄도 값 46
〈표 4-3〉 고온 워피지 측정결과 48
〈그림 2-1〉 BGA 패키지 17
〈그림 2-2〉 PoP 패키지 17
〈그림 2-3〉 트랜스퍼 몰딩 20
〈그림 2-4〉 컴프레션 몰딩 20
〈그림 2-5〉 솔더 볼 어테치 공정 순서 22
〈그림 3-1〉 공정 순서도 26
〈그림 3-2〉 패키지와 인쇄회로기판 규격 28
〈그림 3-3〉 패키지 구조 30
〈그림 3-4〉 JEDEC 표준 리플로우 프로파일 33
〈그림 3-5〉 스트립 워피지 측정 방법 36
〈그림 3-6〉 Coplanarity 측정 장비 (ICOS, CIT-120) 38
〈그림 3-7〉 고온 워피지 측정기(AKROMETRIX, AXP) 39
〈그림 3-8〉 고온 워피지 온도 프로파일 40
〈그림 4-1〉 EMC VS PCB Shrinkage에 따른 워피지 41
〈그림 4-2〉 몰딩 후 스트립 워피지 43
〈그림 4-3〉 피엠씨 후 스트립 워피지 44
〈그림 4-4〉 리플로우 후 스트립 워피지 44
〈그림 4-5〉 유닛 평탄도 그래프 45
〈그림 4-6〉 고온 워피지 샘플 수집 위치 47
〈그림 4-7〉 고온 워피지 그래프 50
〈그림 4-8〉 Leg_2-2 상온 워피지 51
〈그림 4-9〉 Leg_2-2 고온 워피지 51
〈그림 4-10〉 스마일 워피지 발생 메커니즘 52
〈그림 4-11〉 크라잉 워피지 발생 메커니즘 53
〈그림 4-12〉 고온 상태의 워피지 메커니즘 54