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표제지
국문초록
목차
I. 서론 9
II. 연구배경 12
1. 기존의 모바일 GPU 구조 연구 13
1-1. 프로그래밍이 가능한 셰이더 구조의 GPU 13
1-2. 통합 셰이더를 지원하는 GPU 14
2. 기존의 Rasterizer 연구 16
2-1. KAIST RAMP 16
2-2. 병렬처리 보간 기법을 적용한 모바일 GPU용 레스터라이져 17
III. 3D Graphic Pipeline 18
1. Vertex Shading 19
2. Rasterization 20
IV. SIMT based Multi Core Processor 21
1. Architecture 21
2. Vertex Shading Operation 24
V. Tile based Rasterizer 27
1. Primitive Assembly 28
2. Generate Pixel Mask 29
2-1. 직선의 방정식 30
2-2. 화소의 내외부 판정 32
2-3. Tiling 35
2-4. MSAA(Multi Sampling Anti-Aliasing) 43
3. Interpolation 47
VI. Proposed Graphic Pipeline Processing 50
1. Instruction Decision 50
2. 명령어의 처리 과정 54
3. 화소 정보의 생성 과정 56
VII. 연구결과 실험 및 분석 58
1. 실험 및 검증환경 58
2. MPW 결과 61
3. 성능 측정 62
4. 성능 비교 65
VIII. 결론 67
참고문헌 69
Abstract 71
표 1. 명령어 클래스 23
표 2. 메모리 명령어 세트 51
표 3. Virtex-7 XC7VX485T FPGA의 사양 59
표 4. FPGA 검증 시스템의 자원 사용량 61
표 5. 비교 Rasterizer FPGA 검증 시스템의 자원 사용량 66
그림 1. GPU를 이용한 어플리케이션 가속 9
그림 2. GP-GPU의 응용 분야 13
그림 3. 프로그래밍이 가능한 셰이더 구조의 GPU 14
그림 4. 통합 셰이더 구조의 GPU 15
그림 5. KAIST RAMP의 하드웨어 구조 16
그림 6. 모바일 GPU용 레스터라이져의 하드웨어 구조 17
그림 7. 3D 그래픽 처리 과정 19
그림 8. 모델의 기하 변환 20
그림 9. 폴리곤 내부 화소 및 색상 연산 21
그림 10. SIMT based Multi Core Processor Architecture 22
그림 11. 크기 변환의 어셈블리 의사 코드 25
그림 12. 3D Model - COW의 구성 요소 26
그림 13. Rasterization 처리 과정 28
그림 14. 정점 정보와 폴리곤 정보 29
그림 15. 직선의 방정식에 대한 화소의 상대적 위치 32
그림 16. 방향성이 다른 직선의 방정식 33
그림 17. 레스터라이제이션 규칙 34
그림 18. 화소의 내외부 판정 35
그림 19. 타일의 계층 구조 36
그림 20. 타일링을 위한 타일의 필요 요소 37
그림 21. 폴리곤 내부에 위치하는 타일 38
그림 22. 폴리곤의 일부를 포함하는 타일 39
그림 23. 폴리곤을 포함하지 않는 타일 41
그림 24. Sampling Point - 화소 중앙 43
그림 25. Sampling Point - 화소 좌상단 44
그림 26. 계단 현상 44
그림 27. Sampling Point - Sub-Pixel 중앙 45
그림 28. Sampling 77Point - Sub-Pixel 좌상단 45
그림 29. 정밀도를 높이기 위한 Sampling Point 46
그림 30. 명령어 인코딩 타입 52
그림 31. 메모리 주소에 따른 명령어 분류 53
그림 32. 프로세서의 명령어 처리 과정 54
그림 33. 화소 정보의 생성 과정 57
그림 34. Xilinx VC-707 FPGA Board 59
그림 35. FPGA 검증 시스템 구성도 60
그림 36. (좌) Rasterizer의 Chip Layout, (우) 패키징 결과 62
그림 37. 출력 결과 비교 63
그림 38. 3D Model - 2,946 Vertices 화소 정보 생성 시간 64
그림 39. 3D Model - 15,201 Vertices 화소 정보 생성 시간 64
그림 40. Rasterization 성능 비교 67
초록보기 더보기
최근 3D 그래픽은 산업 전 분야에서 그 활용도가 점점 증가하고 있다. 이러한 3D 그래픽 활용의 확산으로 GPU의 성능은 GP-GPU의 형태로써 보편화된 CPU 처리의 대부분을 대신할 수 있을 만큼 비약적으로 발전하였다. GPU는 고정된 그래픽 효과를 출력하는 구조에서 사용자가 프로그래밍할 수 있는 셰이더 구조까지 발전하였고 이에 따라 범용 연산과 동시에 다양한 그래픽 효과에 대한 연산을 수행할 수 있는 GP-GPU 구조의 필요성이 높아졌다. GP-GPU는 그래픽 처리뿐 아니라 다양한 범용 연산 명령어 처리의 가속화에 적용되고 있는 추세에 따라 CPU에서 요청한 연산집약적 데이터를 가속화하는 것으로 전체 프로세서의 성능에 더 크게 영향을 줄 수 있게 되었다.
본 논문에서 제안하는 그래픽 파이프라인 처리 구조는 3D 그래픽 처리의 과정을 각각 멀티 코어 프로세서와 Rasterizer로써 처리한다. 멀티 코어 프로세서는 전처리에 해당하는 Vertex Shading의 처리를 수행하며 Rasterizer는 멀티 코어 프로세서의 출력을 화소 정보 처리를 위한 입력으로 사용하여 Rasterization을 가속화한다. 멀티 코어 프로세서는 메모리 매핑 방식을 사용하여 범용 명령어 및 Vertex Shading을 위한 그래픽 명령어를 구분하며 이를 다수의 스레드를 활용하여 병렬 처리한다. 각 스레드는 3개의 ALU(Arithmetic and logic Unit)와 하나의 MOU(Memory Operation Unit)을 가져 동시에 최대 4개의 명령어를 처리할 수 있다. 또한 Rasterizer는 멀티 코어 프로세서의 출력을 고속으로 처리하기 위해 타일 기반의 알고리즘을 사용하여 연산을 가속하였으며 고화질의 출력 영상을 위하여 화소 당 4개의 Sub-Pixel을 두어 Anti-Aliasing을 적용하였다. 실험을 위해 Virtex-7 XC7VX485T FPGA가 탑재된 Xilinx VC-707 FPGA Board를 사용하였으며 제안하는 그래픽 파이프라인은 FPGA 보드에서 50MHz로 동작하여 초당 화소 처리 성능을 측정 시 초당 316M 픽셀을 연산할 수 있다.
원문구축 및 2018년 이후 자료는 524호에서 직접 열람하십시요.
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