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표제지
목차
I. 서론 9
II. PLL 회로 12
1. PLL의 구성 12
2. 위상검출기 14
3. 전하펌프 16
4. 루프필터 17
5. 전압제어발진기 18
6. 주파수 분할기 21
III. 주파수 분할기의 설계 25
1. 주파수 분할기의 구성 25
2. 주파수 분할기의 회로설계 26
3. 주파수 분할기의 회로 29
가. 1/2 분할부 32
나. 스위치부 33
다. 홀짝 결정부 34
4. 주파수 분할기의 레이아웃 35
IV. 시뮬레이션 결과 39
V. 제작 및 측정 46
1. 제작된 ASIC 칩 핀 구성 46
2. 측정 장비 및 측정방법 48
3. 측정 결과 50
VI. 결론 56
참고문헌 58
ABSTRACT 60
표 3.1. 신호에 따른 분할비 29
표 4.1. 저항 값에 따른 동작주파수 44
표 5.1. PCB 종류에 따른 저항 값 48
그림 2.1. 입력 주파수와 출력 주파수 12
그림 2.2. PLL 전체 블록도 13
그림 2.3. 위상검출기의 보상주파수 14
그림 2.4. PD, FD, PFD의 비교 16
그림 2.5. 전하펌프의 원리 17
그림 2.6. 대표적인 2, 3차 루프필터 18
그림 2.7. LPF의 출력파형 18
그림 2.8. LC탱크발진기와 링발진기의 특성 비교 19
그림 2.9. 링발진기 회로 20
그림 2.10. LC탱크 발진기 회로 20
그림 2.11. 바이폴라 정적 주파수 분할기 22
그림 2.12. 바이폴라 정적 주파수 분할기 출력주파수 22
그림 2.13. 정적 D-플립플롭 회로 23
그림 2.14. 동적 구조를 가지는 D-플립플롭 23
그림 3.1. MBOA통신의 채널 영역 25
그림 3.2. MBOA 시스템의 PLL블록도 26
그림 3.3. 주파수 분할기의 블록도 27
그림 3.4. 설계된 주파수 분할기의 블록도 28
그림 3.5. 회로설계의 흐름도 30
그림 3.6. 주파수 분할기 전체 회로 31
그림 3.7. 1/2분할부 회로도 32
그림 3.8. 스위치부 회로도 34
그림 3.9. 홀짝 결정부 회로도 35
그림 3.10. 주파수 분할기 레이아웃 37
그림 3.11. 패드를 포함한 주파수 분할기 레이아웃 38
그림 4.1. 전체 시뮬레이션 파형 39
그림 4.2. 7분할 시뮬레이션 40
그림 4.3. 6분할 시뮬레이션 41
그림 4.4. 5분할 시뮬레이션 42
그림 4.5. 4분할 시뮬레이션 43
그림 5.1. 제작된 칩의 측정을 위한 테스트보드 회로도 46
그림 5.2. 제작된 COB 형태의 테스트 보드 47
그림 5.3. 측정에 사용된 장비들 48
그림 5.4. 측정에 사용된 바이어스 T 50
그림 5.5. 입력주파수 3.4GHz 측정 결과(7분할) 51
그림 5.6. 입력주파수 5.01GHz 측정 결과(7분할) 52
그림 5.7. 입력주파수 3.0GHz 측정 결과(5분할) 52
그림 5.8. 입력주파수 3.0GHz 측정 결과(6분할) 53
그림 5.9. 입력주파수 3.5GHz 측정 결과(7분할) 53
그림 5.10. 입력주파수 5.01GHz 측정 결과(7분할) 54
그림 5.11. 부하저항에 따른 주파수 분할기의 동작영역 55
원문구축 및 2018년 이후 자료는 524호에서 직접 열람하십시요.
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