생몰정보
소속
직위
직업
활동분야
주기
서지
국회도서관 서비스 이용에 대한 안내를 해드립니다.
검색결과 (전체 1건)
원문 있는 자료 (1) 열기
원문 아이콘이 없는 경우 국회도서관 방문 시 책자로 이용 가능
목차보기더보기
Title Page
ABSTRACT
Contents
I. Introduction 11
1.1. Clock and data recovery 11
1.2. Time-to-digital converter for all-digital PLL 16
1.3. Organization of the thesis 19
II. A 650Mb/s-to-8Gb/s Referenceless CDR with Automatic Acquisition of Data Rate 20
2.1. Introduction 20
2.2. Concept of proposed automatic acquisition of data rate 24
2.3. Circuit description 28
A. VCO and VCDL 29
B. Coarse frequency tracking loop 31
C. Fine frequency and phase tracking loop 33
2.4. Measurement results 37
2.5. Conclusion 43
III. 1.25 ps Resolution Sub-Exponent TDC for All-Digital PLL 44
3.1. Introduction 44
3.2. Circuit description 49
A. Time-to-Digital Converter 49
B. All-Digital Phase-Locked Loop 64
3.3. Measurement results 71
3.4. Conclusion 81
IV. Conclusion 82
요약문 84
REFERENCES 86
Curriculum Vitae 91
Academic activities 93
Table 2.1. Performance summary 42
Table 2.2. Performance comparison 42
Table 3.1. Performance summary 79
Table 3.2. TDC performance comparison 80
Figure 1.1. Block diagram of typical (a) serial link and (b) parallel link 12
Figure 1.2. Conceptual block diagram of receiver in serial link system 13
Figure 1.3. Block diagram of typical (a) analog PLL and (b) digital PLL 17
Figure 2.1. Typical serial link system 21
Figure 2.2. Concept of proposed frequency acquisition scheme 24
Figure 2.3. Concept of coarse frequency acquisition 25
Figure 2.4. Concept of fine frequency acquisition 26
Figure 2.5. Block diagram of proposed CDR 29
Figure 2.6. (a)Block diagram and (b)layout placement of VCO and VCDL and circuit diagram of delay cell 30
Figure 2.7. (a)Block diagram and (b)operation of coarse delay tracking 32
Figure 2.8. (a)Fine delay tracking and (b)operation of fine locked state 34
Figure 2.9. Cases of loss of lock 35
Figure 2.10. Simulated automatic frequency acquisition in case of data rate changes 36
Figure 2.11. Photomicrograph and layout of the test chip 37
Figure 2.12. Measured eye diagrams and clock @ (a) 650Mb/s, (b) 3Gb/s, (c) 6Gb/s and (d) 8Gb/s 39
Figure 2.13. Measured clock jitter @ (a) 650Mb/s, (b) 3Gb/s, (c) 6Gb/s and (d) 8Gb/s 40
Figure 2.14. Measured jitter tolerance 41
Figure 3.1. Previous approaches for fine resolution TDC; (a) verinier TDC, (b) 2-step TDC, and (c) noise shaping TDC 46
Figure 3.2. (a) Block diagram and (b) transfer curve of the proposed TDC 50
Figure 3.3. Circuit diagram of the proposed sub-exponent TDC 52
Figure 3.4. Conceptual (a)circuit diagram of the proposed 2x TA and operation of (b)small input case and (c)large input case 54
Figure 3.5. (a)Circuit diagram and (b) operation of input range improved 2x TA 56
Figure 3.6. Full circuit schematic of 2x TA with calibration 58
Figure 3.7. Simulation results of 2x TA; (a) transfer curve and (b) gain 59
Figure 3.8. Cascaded TAs generating 1-bit at N-th stage (a) without gain error and (b) with gain error of ε 60
Figure 3.9. (a) Acceptable TA gain error as a function of the number of stages for given bit error requirements and (b) transfer curves of 7b sub-exponent TDC with various cases of TA gain error 63
Figure 3.10. Block diagram of designed ADPLL 64
Figure 3.11. (a) Behavioral model of ADPLL and (b) simulation results with various cases of TDC and DCO resolutions 65
Figure 3.12. Circuit diagram of (a) DCO and (b) DCR 68
Figure 3.13. Block diagrams of (a) the DLF and (b) DSM 69
Figure 3.14. Photomicrograph of the test chip 72
Figure 3.15. Measured and target transfer curves of (a) full region and (b) sub-exponent region 74
Figure 3.16. Measured linearity performance of sub-exponent TDC with normalized (a) differential error (NDE) and (b) absolute error (NAE) 75
Figure 3.17. Measured linearity performance of integer TDC; (a) DNL and (b) INL 76
Figure 3.18. Jitter histogram of PLL 78
초록보기 더보기
본 논문은 650Mb/s 에서 8Gb/s 의 NRZ 데이터를 추가적인 외부클락 없이도 입력데이터의 주파수를 자동 추적하여 수신할 수 있는 클락 및 데이터를 복원하는 Clock and Data Recovery(CDR) 회로의 설계에 관한 연구와 시간차이의 정보을 디지털정보로 변환하여주는 Time-to-Digital Converter(TDC) 및 이를 이용한 All-Digital Phase-Locked Loop(ADPLL)의 설계에 관한 내용이다.
첫째로, CDR 회로는 고속직렬통신용 수신부의 전체 성능을 좌우하는 가장 중요한 핵심 블록이다. 특히 데이터속도를 자동으로 추적하는 referenceless CDR 회로는 다양한 채널환경을 지원하고 가용성을 극대화 하는데 있어 큰 장점을 가지지만 그 구조가 매우 복잡하고 설계가 까다로운 단점을 가지고 있다. 본 연구에서는 간단한 위상/주파수 검출기 (PFD)를 이용한 delay-locked loop(DLL)방식을 갖는 새로운 구조의 주파수 추적방식을 고안하여 효율적인 회로구성 및 동작을 달성 함으로서 기존 회로의 복잡성을 획기적으로 개선하였다. 그 결과, 65nm CMOS 공정으로 설계 및 제작된 회로는 현재까지 보고된 CDR 중 회로의 면적, 동작범위, 전력소모 측면에서 가장 뛰어난 성능을 보이고 있다.
둘째로, TDC 는 두 입력신호의 위상차이를 검출하여 디지털 값으로 변환하여주는 ADPLL 의 핵심블록이다. 일반적으로 TDC 설계시 구현 가능한 최고 해상도는 가장 작은 지연시간인 1 개의 인버터 지연시간으로 결정되어 수십 ps 의 한계를 가지고 있었다. 그래서 그 이하의 미세한 해상도을 구현하기 위한 여러가지 시도들이 있었지만 대부분 복잡한 회로들과 이로 인한 큰 전력소모가 항상 이슈가 되어왔다. 본 연구에서는 시간입력을 증폭하는 Time Amplifier(TA) 회로를 제안하였고 이를 이용하여 복잡한 회로구성 없이 획기적인 해상도 향상을 달성하였다. 또한 PLL 의 성능은 저하시키지 않으면서 전력소모를 크게 줄여주는 Sub-exponent 방식의 변환기법을 포함하고 있으며, 그 결과 설계된 TDC 는 0.18㎛ CMOS 의 공정으로 제작되어 현재까지 보고된 TDC 중 가장 작은 전력소모를 가지며 1.25ps 의 초 고해상도와 동시에 2.5ns 의 넓은 동작범위를 달성하였다. 이를 이용해 설계된 ADPLL 은 960㎒ 의 출력주파수에서 5ps(rms)의 지터 성능을 나타내었다.
원문구축 및 2018년 이후 자료는 524호에서 직접 열람하십시요.
도서위치안내: / 서가번호:
우편복사 목록담기를 완료하였습니다.
* 표시는 필수사항 입니다.
* 주의: 국회도서관 이용자 모두에게 공유서재로 서비스 됩니다.
저장 되었습니다.
로그인을 하시려면 아이디와 비밀번호를 입력해주세요. 모바일 간편 열람증으로 입실한 경우 회원가입을 해야합니다.
공용 PC이므로 한번 더 로그인 해 주시기 바랍니다.
아이디 또는 비밀번호를 확인해주세요
