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MARC
논문명/저자명
터널장벽구조에 따른 텅스텐실리사이드 나노부유게이트 메모리소자 특성연구 / 이효준 인기도
발행사항
서울 : 한양대학교 대학원, 2012.2
청구기호
TM 530 -12-20
형태사항
5, 52 p. ; 26 cm
자료실
전자자료
제어번호
KDMT1201215127
주기사항
학위논문(석사) -- 한양대학교 대학원, 물리학과, 2012.2. 지도교수: 김은규
원문
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표제지

목차

제1장 서론 4

1.1. 나노 부유게이트 메모리 4

1.1.1. MOSFET의 전하에 따른 C-V특성 곡선 6

1.1.2. Nanocrystal의 형성 10

1.1.3. 터널제벽 조절 13

1.2. 전하 전도 이론 17

1.2.1. Fowler-Nordheim 터널링 20

1.2.2. 직접 터널링 21

1.2.3. 열적 전자 방출 21

1.3. 누설 전류 모델 23

1.4. 텅스텐 실리사이드 24

제2장 실험 25

2.1. WSi₂ 나노 부유게이트 커패시터의 제작 25

2.2. WSi₂ 나노 부유게이트 메모리 제작 27

제3장 실험 결과 및 전기적 분석 30

3.1. WSi₂ 나노입자의 FE-TEM 분석 결과 30

3.2. WSi₂ 나노 부유게이트 커패시터의 전기적 특성 33

3.3. WSi₂ 나노 부유게이트 메모리의 전기적 특성 41

제4장 결론 49

참고문헌 51

ABSTRACT 54

표 1. 기본 전하 전도 이론 18

그림 1-1. n-type MOSFET에서 (a) 게이트를 제외한 경우와 (b)게이트가 있는 경우의 그림 9

그림 1-2. n-MOS 상태의 (a)이상적인 정전용량-전압의 전기적 특성 (b) 산화막 사이의 트랩에 의한 변화 (c) 표면에 트랩된 전하에 의한 영향 9

그림 1-3. 박막상태에서 열처리를 통한 Ge 나노입자의 형성과정 (a)박막상태, (b)750도 열처리후, (c)와(d)1000도 열처리후 12

그림 1-4. (a) 3 ㎚와 4 ㎚를 가지는 소자에서의 속도차이와 (b) 두께에 따른 전하누설비율 15

그림 1-5. K.Likharev가 제시한 터널장벽 구조 16

그림 1-6. 전하 전도 이론의 에너지 밴드 다이어그램 (a) 직접터널링 (b) Fowler-Nordheim터널링 (c) 열적 전자 방출 (d) Poole-Frenkel 방출 19

그림 2-1. WSi₂ 나노 부유게이트 커패시터의 제작 과정 및 구조 26

그림 2-2. OHA와 AHA의 터널장벽구조를 이용한 WSi₂ 나노 부유게이트 메모리소자의 제작 과정 및 구조 29

그림 3-1. (a) AHA 와 (b) OHA를 터널 산화막으로 가지는 WSi₂ 부유게이트 커패시터의 FE-TEM 단면 이미지, (c) WSi₂ 나노입자의 회절패턴 32

그림 3-2. (a)AHA와 (b)OHA 터널 산화막의 전기적인 특성 36

그림 3-3. (a) AHA 와 (b) OHA를 터널 산화막으로 가지는 WSi₂ 부유게이트 커패시터의 정전용량-전압 특성 37

그림 3-4. AHA 와 OHA를 터널 산화막으로 가지는 WSi₂ 나노 부유게이트 커패시터의 시간에 따른 쓰기와 지우기 속도 특성 38

그림 3-5. AHA 와 OHA를 터널 산화막으로 가지는 WSi₂ 나노 부유게이트 커패시터의 전압에 따른 쓰기와 지우기 속도 특성 38

그림 3-6. (a) AHA 와 (b) OHA를 터널 산화막으로 가지는 WSi₂ 나노 부유게이트 커패시터의 에너지 밴드 다이어그램 39

그림 3-7. (a) AHA 와 (b) OHA를 터널 산화막으로 가지는 WSi₂ 나노 부유게이트 커패시터의 내구성 특성 40

그림 3-8. 25℃에서 AHA 터널장벽구조를 가지는 WSi₂ 나노 부유게이트 메모리소자의 (a) Id-Vd과 (b)Id-Vg (c)±5, ±6, ±7, ±8, ±9V의 쓰기와 지우기 전압을 가한 후의 Id-Vg특성(이미지참조) 45

그림 3-9. WSi₂ 나노 부유게이트 메모리소자의 25℃, 50℃, 75℃, 100℃, 125℃에서 (a) 쓰기/지우기 전압과 (b) 속도 특성 46

그림 3-10. WSi₂ 나노 부유게이트 메모리소자의 25℃, 50℃, 75℃, 100℃, 125℃에서의 (a)전하유지특성과 (b)표준화된 전하 누설 그래프. 47

그림 3-11. 영역1에서 Arrhenius plots 을 통한 활성화 에너지값 48

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In this study, nanocrystal floating gate capacitors with WSi₂ nanocrystals and high-k tunnel layers were fabricated to improve the electrical properties such as retention, programming/erasing speed, and endurance. The diameter of spherical shaped WSi₂ nanocrystals was about 3 nm. The WSi₂ nanocrystals were distributed uniformly between the tunnel and control gate oxide layers. The electrical performance of the tunnel barrier with the SiO₂/ HfO₂/ Al₂O₃, (2 nm/1 nm/3 nm, OHA) tunnel layer appeared to be better than that with the Al₂O₃/ HfO₂/ Al₂O₃(2 nm/1 nm/3 nm,AHA) tunnel layer. When ΔVFB is about 1 V after applying voltage at ±8 V, the programming / erasing speeds of AHA and OHA tunnel layers are 300 ms and 500 ㎲, respectively. In particular, the device with WSi₂ nanocrystals and the OHA tunnel barrier showed a large memory window of about 7.76 V when the voltage swept from 10 to -10 V, and it was maintained at about 2.77 V after 10⁴cycles.

A WSi₂ nanocrytal nonvolatile memory device with AHA tunnel layer was fabricated and its electrical characteristics were evaluated at 25℃, 50℃, 75℃, 100℃ and 125℃. The program/erase speed and voltages of the threshold voltage shifts of 1 V were 8V/ -8V and 500 ㎲ at 125℃, respectively. When applied pulse voltage for P/E conditions were ±9 V for 1 sec. the memory windows maintained at 1.25 V at 125℃ after 105 sec. The activation energies of charge loss of 5 %, 10 %, 15 %, 20 %, 25 %, 30 %, and 35 % were found to be about 0.05 eV, 0.11 eV, 0.17 eV, 0.21 eV, 0.23 eV, 0.23 eV and 0.23 eV, respectively. The mechanisms of charge loss were caused by the direct tunneling and Pool-Frenkel emission current and between the WSi₂ nanocrystals and the AHA barrier engineered tunneling layer.

As these results, the WSi₂ nanocrystal memory device with the tunnel barrier engineered high-K tunnel layer have strong possibility to apply a nonvolatile memory device.

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