생몰정보
소속
직위
직업
활동분야
주기
서지
국회도서관 서비스 이용에 대한 안내를 해드립니다.
검색결과 (전체 1건)
원문 있는 자료 (1) 열기
원문 아이콘이 없는 경우 국회도서관 방문 시 책자로 이용 가능
목차보기더보기
표제지
초록
목차
제1장 서론 7
제2장 이론적 배경 13
2-1. 전자 패키지[20-25] 13
2-2. 전자패키지의 접속방법[26-29] 16
2-3. System in Package 20
제3장 실험방법 24
3-1. 비아 홀 시편의 제작 24
3-2. UBM의 형성 27
3-3. 가압주입법 28
3-4. 플립칩 본딩 32
제4장 결과 및 고찰 33
4-1. 압력에 따른 Sn의 주입 거동 33
4-2. 주입 시간에 따른 Sn의 주입거동 39
4-3. UBM 유무에 따른 Sn의 주입 거동 42
4-4. 비아 홀의 직경에 따른 Sn의 주입거동 47
4-5. 다른 크기의 비아들의 Sn 주입 52
4-6. 플립칩 본딩 55
제5장 결론 57
참고문헌 59
ABSTRACT 62
감사의 글 64
Table 2-1. Through hole package and Surface mount package. 15
Table 2-2. Properties with bonding methods. 19
Fig.1-1. (a) Schematic illustration and (b) SEM micrograph of a chip stack package processed using wire bonding 10
Fig.1-2. (a) Schematic illustration and (b) SEM micrograph of a chip stack package processed using Cu through-vias. 11
Fig.1-3. Process steps for a chip stack package using Cu through vias: (a) via hole formation, (b) Cu electroplating, (c) CMP & back-side grinding, (d) Cu/Sn bump formation, and (e)... 12
Fig.2-1. Schematic illustrations of (a) TAB Bonding, (b) Wire Bonding, (C) Flip Chip Bonding. 18
Fig.2-2. 3D stack interconnection for (a) Au wire bonding, (b) Cu vertical via. 22
Fig.2-3. Key technologies of 3D stacking. 23
Fig.3-1. SEM micrographs of the via hole patterns of (a) 200㎛ diameter, (b) 50㎛ diameter, and (c) 20㎛ diameter. 25
Fig.3-2. SEM micrographs of the via hole patterns of 200㎛, 50㎛, 20㎛, 10㎛ diameter. 26
Fig.3-3. The autoclave used for Sn via formation process using pressure infiltration of molten metal. 30
Fig.3-4. Schematic illustration of the autoclave used for Sn via formation process using pressure infiltration of molten metal. 31
Fig.4-1. SEM micrographs of the via holes of 50㎛ diameter filled with molten Sn by pressure infiltration method at a pressure of (a) 1 atm, (b) 2 atm, (c) 3 atm, (d) 5 atm, (e) 10 atm, (f) 20 atm,... 36
Fig.4-2. Schematic illustration of the via-hole volume (a) before and (b) after Sn infiltration (Vi is the initial via-hole volume and Vu is the unfilled via-hole volumes after Sn infiltration.) 37
Fig.4-3. Ratio of the unfilled via-hole volume after Sn infiltration to initial via-hole volume (Vu/Vi) vs. infiltration pressure (via-hole diameter: 50㎛).(이미지참조) 38
Fig.4-4. SEM micrographs of via-holes of 50㎛ diameter filled with molten Sn by pressure infiltration method at a pressure of 5atm for (a) 5 min and (b) 30 min. 40
Fig.4-5. Ratio of the unfilled via-hole volume after Sn infiltration to initial via-hole volume (Vu/Vi) vs. Sn infiltration time (via-hole diameter:50㎛).(이미지참조) 41
Fig.4-6. SEM micrographs of UBM-untreated via holes of 50㎛ diameter, filled with molten Sn by pressure infiltration method at a pressure of (a) 1 atm, (b) 3 atm, (c) 5... 44
Fig.4-7. Ratio of the unfilled via-hole volume after Sn infiltration to initial via-hole volume (Vu/Vi) vs. infiltration pressure (for UBM-treated and UBM-untreated via holes of 50㎛ diameter)(이미지참조) 45
Fig.4-8. SEM micrograph of a Sn through-via of 200㎛ diameter, taken out of an UBM-untreated via-hole during sonic process after wafer thinning. 46
Fig.4-9. SEM micrographs of the via holes of 20㎛ diameter, filled with molten Sn by pressure infiltration at a pressure of (a) 1 atm, (b) 5 atm, (c) 20 atm. 49
Fig.4-10. SEM micrographs of the via holes of 200㎛ diameter, filled with molten Sn by pressure infiltration at a pressure of (a) 1 atm, (b) 5 atm, (c) 20 atm. 50
Fig.4-11. Ratio of the unfilled via-hole volume after Sn infiltration to initial via-hole volume (Vu/Vi) vs. via-hole diameter.(이미지참조) 51
Fig.4-12. SEM micrograph of the trench vias of 50㎛ and 25㎛ width, filled with molten Sn by pressure infiltration at a pressure of 40 atm. 53
Fig.4-13. SEM micrograph of the via hole of 200㎛, 50㎛, 20㎛, and 10 ㎛ diameter. filled with molten Sn by pressure infiltration at a pressure of 40 atm. 54
Fig.4-14. SEM micrograph of a chip stack specimen formed by flip chip bonding of Sn through-vias with Sn solder bumps of Si substrate. 56
초록보기 더보기
휴대폰, 노트북 PC, PDA 등 각종 휴대용 전자제품의 소형화, 경량화, 고기능화 됨에 따라 IC 칩을 2차원적으로 배열하여서는 원하는 크기와 성능을 얻는데 한계에 도달하게 되어 반도체 칩들을 3차원적으로 적층하는 3D스택 패키지에 대한 연구가 활발히 진행되고 잇다. 최근 들어 휴대전화에 적용을 위해 플래시 메모리와 SDRAM을 적층하여 한 개의 메모리 소자를 제조함으로써 시작된 3D 스택 패키지는 크기 및 무게의 현저한 감소와 더불어 전기적 성능의 향상, 보드 단위면적당 소자 기능의 증가 및 공정가격 저하 등의 여러 장점을 지니고 있어, 휴대전화와 무선 PDA, 위성통신용 셋톱박스, 네트워크 소자 등 다양한 분야에 적용이 가능하다.
현제 사용되고 있는 3D 스택 패키지에서는 반도체 칩들을 서로 적층한 후 각 칩들의 I/O 패드를 기판에 Au 와이어를 이용하여 연결하고 있으나, 이와 같은 와이어 본딩은 신호 전달속도의 감소, 고주파 영역에서의 손실률 증가 및 I/O 개수가 제한되는 단점이 있으며, 패키지의 크기가 증가하는 문제점을 지니고 있다. 이러한 문제점을 해결하기 위해 반도체 칩의 내부에 관통 전극을 형성하여 칩을 Interconnection 하는 Through hole via interconnection에 관한 연구가 집중적으로 이루어지고 있다.
본 연구에서는 기존의 관통 전극 형성 시 진행되는 PRC Cu 전기도금을 대신하여 용융 Sn의 가압주입법을 이용한 via filling방법을 제안하고, 압력, 주입시간, UBM 유무, 비아 홀의 직경에 따른 Sn의 주입거동을 분석하였다.
원문구축 및 2018년 이후 자료는 524호에서 직접 열람하십시요.
도서위치안내: / 서가번호:
우편복사 목록담기를 완료하였습니다.
* 표시는 필수사항 입니다.
* 주의: 국회도서관 이용자 모두에게 공유서재로 서비스 됩니다.
저장 되었습니다.
로그인을 하시려면 아이디와 비밀번호를 입력해주세요. 모바일 간편 열람증으로 입실한 경우 회원가입을 해야합니다.
공용 PC이므로 한번 더 로그인 해 주시기 바랍니다.
아이디 또는 비밀번호를 확인해주세요
