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표제지
요약
Abstract
목차
I. 서론 13
II. Intel 8051 Micro Controller 15
2.1 Intel 8051 Technical Overview 15
2.2 Intel 8051 Micro Controller 시스템 구성 16
2.2.1 중앙연산처리장치(CPU) 17
2.2.1.1 명령 디코더(CU : Control Unit) 17
2.2.1.2 프로그램 카운터(PC : Program Counter) 17
2.2.1.3 산술 논리 장치(ALU : Arithmetic Logic Unit) 17
2.2.1.4 누산기(ACC : Accumulator) 19
2.2.1.5 PSW (Program Status Word) 19
2.2.1.6 B 레지스터 (B register) 20
2.2.1.7 스택 포인터 (SP : Stack Pointer) 20
2.2.1.8 데이터 포인터 레지스터 (Data Pointer Register) 21
2.2.2. 메모리 구조 21
2.2.2.1 128바이트의 데이터 메모리 21
2.2.2.2 128바이트의 특수 기능 레지스터 23
2.2.2.3 프로그램 메모리 24
2.2.2.4 외부 데이터 메모리 25
2.2.3 동작 타이밍 25
2.2.3.1 명령 인출 및 실행 동작 타이밍 26
2.2.3.2 프로그램 메모리의 리드 동작 타이밍 27
2.2.3.3 데이터 메모리의 리드 동작 타이밍 29
2.3 Intel 8051 Micro Controller 명령어 구성 29
2.3.1 어드레싱 모드 30
2.3.1.1 직접 어드레싱 30
2.3.1.2 간접 어드레싱 30
2.3.1.3 레지스터 어드레싱 30
2.3.1.4 레지스터-특정 레지스터 어드레싱 30
2.3.1.5 상수형 어드레싱 31
2.3.1.6 색인 어드레싱 31
2.3.2 연산 명령어 31
2.3.3 논리적 명령어 32
2.3.4 데이터 전송 명령어 34
2.3.4.1 내부 RAM 데이터 전송 명령어 34
2.3.4.2 외부 RAM 데이터 전송 명령어 35
2.3.5 부울리언 명령어 36
2.3.6 분기 명령어 38
III. 제안된 마이크로 컨트롤러 41
3.1 5단 파이프라인 구조의 마이크로 컨트롤러 41
3.1.1 제안된 마이크로 컨트롤러 아키텍쳐 41
3.1.2 5단 파이프라인에 맞게 명령어를 그룹화 43
3.1.3 명령어 페치 스테이지 (Instruction Fetch Stage) 45
3.1.4 명령어 해독 스테이지 (Instruction Decode Stage) 47
3.1.5 오퍼랜드 페치 스테이지 (Operand Fetch Stage) 49
3.1.6 실행 스테이지 (Execution Stage) 51
3.1.7 쓰기 스테이지 (Write Back Stage) 54
3.2 시뮬레이션 결과 및 분석 55
IV. 결론 59
참고문헌 60
감사의 글 61
표 1. 각 뱅크와 절대 어드레스 관계 22
표 2. 비트 어드레스 영역 23
표 3. SFR 메모리 맵 24
표 4. 연산 명령어 32
표 5. 논리 명령어 33
표 6. 내부 RAM에 대한 데이터 전송 명령어 34
표 7. 외부 RAM에 대한 데이터 전송 명령어 35
표 8. 부울리언 명령어 37
표 9. 무조건 분기 명령어 38
표 10. 조건 분기 명령어 39
표 11. 재정의된 명령어 그룹 44
표 12. 각 스테이지별 수행 시간 57
표 13. 성능 측정 결과 57
그림. 1. Intel 8051 내부구조의 블록도 16
그림. 2. PSW(Program Status Word)의 구성 19
그림. 3. 명령 코드 페치와 실행 동작 타이밍(I) 26
그림 4. 명령 코드 페치와 실행 동작 타이밍(II) 28
그림. 5. 제안된 마이크로 컨트롤러 아키텍쳐 42
그림. 6. IF 스테이지의 블록 다이어그램 46
그림. 7. IF 스테이지의 합성도 46
그림. 8. ID 스테이지의 블록 다이어그램 48
그림. 9. ID 스테이지의 합성도 48
그림. 10. OF 스테이지의 블록 다이어그램 50
그림. 11. OF 스테이지의 합성도 50
그림. 12. EX 스테이지의 블록 다이어그램 52
그림. 13. EX 스테이지의 합성도 52
그림. 14. WB 스테이지의 합성도 54
그림. 15. Functional Simulation 결과 56
그림. 16. Timing Simulation 결과 56
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