휴대폰, 노트북 PC, PDA 등 각종 휴대용 전자제품의 소형화, 경량화, 고기능화 됨에 따라 IC 칩을 2차원적으로 배열하여서는 원하는 크기와 성능을 얻는데 한계에 도달하게 되어 반도체 칩들을 3차원적으로 적층하는 3D스택 패키지에 대한 연구가 활발히 진행되고 잇다. 최근 들어 휴대전화에 적용을 위해 플래시 메모리와 SDRAM을 적층하여 한 개의 메모리 소자를 제조함으로써 시작된 3D 스택 패키지는 크기 및 무게의 현저한 감소와 더불어 전기적 성능의 향상, 보드 단위면적당 소자 기능의 증가 및 공정가격 저하 등의 여러 장점을 지니고 있어, 휴대전화와 무선 PDA, 위성통신용 셋톱박스, 네트워크 소자 등 다양한 분야에 적용이 가능하다.
현제 사용되고 있는 3D 스택 패키지에서는 반도체 칩들을 서로 적층한 후 각 칩들의 I/O 패드를 기판에 Au 와이어를 이용하여 연결하고 있으나, 이와 같은 와이어 본딩은 신호 전달속도의 감소, 고주파 영역에서의 손실률 증가 및 I/O 개수가 제한되는 단점이 있으며, 패키지의 크기가 증가하는 문제점을 지니고 있다. 이러한 문제점을 해결하기 위해 반도체 칩의 내부에 관통 전극을 형성하여 칩을 Interconnection 하는 Through hole via interconnection에 관한 연구가 집중적으로 이루어지고 있다.
본 연구에서는 기존의 관통 전극 형성 시 진행되는 PRC Cu 전기도금을 대신하여 용융 Sn의 가압주입법을 이용한 via filling방법을 제안하고, 압력, 주입시간, UBM 유무, 비아 홀의 직경에 따른 Sn의 주입거동을 분석하였다.